机译:20.3 Verilog HDL,由pLI提供支持:适用于描述和建模所有抽象级别的异步电路的框架
机译:使用Verilog HDL对RSFQ电路进行功能建模
机译:使用Verilog HDL对RSFQ电路进行功能建模
机译:突发模式和扩展突发模式异步电路的HDLs建模技术
机译:由PLI支持的Verilog HDL:在所有抽象级别上描述和建模异步电路的合适框架
机译:在Altera MAX Plus II开发环境下,使用Verilog HDL测试基于嵌入式内核的时序电路的实现。
机译:引入动态知识表示框架的移植免疫学控制结构的框架:利用基于实体器官移植代理的模型利用抽象的力量
机译:Verilog HDL,由pLI提供支持:一个适用于在各个抽象层次上描述和建模异步电路的框架
机译:同步和异步电路的门级VHDL模型的规范和验证